--- SignalTap II将逻辑分析模块嵌入到FPGA中，如图1所示。逻辑分析模块对待测节点的数据进行捕捉，数据通过JTAG接口从FPGA传送到Quartus II软件中显示。使用SignalTap II无需额外的逻辑分析设备，只需将一根JTAG接口的下载电缆连接到要调试的FPGA器件。SignalTap II对FPGA的引脚和内部的连线信号进行捕捉后，将数据存储在一定的RAM块中。因此，需要用于捕捉的采样时钟信号和保存被测信号的一定点数的RAM块。

--- 使用SignalTap II的一般流程是：设计人员在完成设计并编译工程后，建立SignalTap II (.stp)文件并加入工程、设置STP文件、编译并下载设计到FPGA、在Quartus II软件中显示被测信号的波形、在测试完毕后将该逻辑分析仪从项目中删除。以下描述设置 SignalTap II 文件的基本流程：

--- 1．设置采样时钟。采样时钟决定了显示信号波形的分辨率，他的频率要大于被测信号的最高频率，否则无法正确反映被测信号波形的变化。SignalTap II在时钟上升沿将被测信号存储到缓存。

--- 2．设置被测信号。能使用Node Finder 中的 SignalTap II 滤波器查找所有预综合和布局布线后的SignalTap II 节点，添加要观察的信号。逻辑分析器不可测试的信号包括：逻辑单元的进位信号、PLL的时钟输出、JTAG引脚信号、LVDS（低压差分）信号。

--- 3．设置采样深度、确定RAM的大小。SignalTap II所能显示的被测信号波形的时间长度为Tx，计算公式如下：
--- Tx=N×Ts
--- N为缓存中存储的采样点数，Ts为采样时钟的周期。

--- 4．设置buffer acquisition mode。buffer acquisition mode包括循环采样存储、连续存储两种模式。循环采样存储也就是分段存储，将整个缓存分成多个片段(segment)，每当触发条件满足时就捕捉一段数据。该功能能去掉无关的数据，使采样缓存的使用更加灵活。

--- 5．触发级别。SignalTap II支持多触发级的触发方式，最多可支持10级触发。

--- 6．触发条件。能设定复杂的触发条件用来捕捉相应的数据，以协助调试设计。当触发条件满足时，在signalTap时钟的上升沿采样被测信号。

--- 完成STP设置后，将STP文件同原有的设计下载到FPGA中，在Quartus II中SignalTap II窗口下查看逻辑分析仪捕捉结果。SignalTap II可将数据通过多余的I/O引脚输出，以供外设的逻辑分析器使用；或输出为csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

3 实例分析

--- 本文以一个ADC0809器件的采样控制器作为实例，具体说明怎么用SignalTap II 来进行FPGA设计的验证。使用Altera公司的器件Cyclone系列FPGA- EP1C12Q240C8，该器件支持SignalTap II 嵌入式逻辑分析仪的使用。

--- FPGA的设计结构如图2所示。数字倍频器的倍频输出提供ADC控制器的采样触发脉冲。A/D转换器ADC0809的操作时序见数据手册，根据其操作时序，ADC控制器来实现ADC0809的数据采集操作，采样的时机由倍频器来控制。控制器每控制完成一次采样操作，则停止等待下一个触发脉冲的到来。倍频器每输出一个低电平脉冲，ADC采样控制器的状态机进行一次采样操作。在倍频器的触发控制下，完成被测信号一个基波周期N个点的等间隔采样，同时数字倍频器跟踪输入信号的频率的变化，尽可能地保持N个点的采样宽度正好为被测信号一个周波的宽度。

--- 测试项目是基于FPGA的AD采样控制器，他是用状态机控制的周期性的重复事件，一次采样操作完成后等待采样脉冲、开始下一次的采样。针对待测项目的周期性，

--- 在STP文件中将buffer acquisition mode分别设为连续存储和循环采样存储两种模式进行验证。连续存储方式记录采样操作的连续过程，而在循环采样存储方式下SignalTap II记录多次采样时刻数据。